乘法和累加（MAC）的Verilog代码：错误：（vish-4014）未找到任何对象

在实现下面看到的Verilog代码时，我遇到了如下错误消息：

 ** Error: (vish-4014) No objects found matching 'a'.
# Error in macro ./sim.do line 4
# (vish-4014) No objects found matching 'a'.
#     while executing
# "add wave a"   

你能告诉我如何解决这个问题，或者我哪里做错了吗？ 该代码用于执行sim SE-64 10.6d型上执行的乘法和累加任务

//mac implemetation
    module mac(
    output reg[15:0] out,
    input[7:0] ina,inb,
    input clk,sclrn
    );
    endmodule

 //mac testbench
    `timescale 1ns /1ns
    module mac_tb();
    
    //togle clock
    reg clk;
    
    initial begin 
    clk = 0;
    forever #80 clk = ~clk;
    end
    
    reg sclrn;
    
    initial begin
    sclrn =0;
    #350 sclrn=1;
    end
    
    reg[7:0] a,b;
    wire[15:0] dout;
    
    mac DOT(.ina(a),.inb(b),.clk(clk),.sclrn(sclrn),.out(dout));
    
    endmodule

用于模拟的sim.do文件

vlib work
vlog mac.v mac_tb.v
vsim work.mac_tb
add wave a
add wave b 
add wave dout
add wave clk
add wave sclrn
run 1000

---

查看ModelSim用户手册中的“保持对象可见性”，并添加其建议的开关。

mac模块不起任何作用。这是一个空模块。因此，我的猜测是，仅用于该模块的所有信号都已被修剪，因此不再存在。@mcleod_ideafix您是对的，但这与此无关感谢您尝试回答我的问题，问题在于允许Modelsim进行自动优化，一旦您做出选择，撤消它将正常工作（美国）谢谢