Verilog $display显示意外的高阻抗'；z'；输出_Verilog

Verilog $display显示意外的高阻抗'；z'；输出

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Verilog $display显示意外的高阻抗'；z'；输出,verilog,Verilog,我得到了高阻抗的“z”输出。我哪里出错了？您没有给assign语句一个在线路上传播值的机会。首先执行initial块。在$display之前添加延迟，或改用$strobe module hi ( input wire clk, output wire [6:0] a ); wire [7:0] b; assign b= 8'd24; assign a[6:0] = b[7:1]; initial $display ("%d", a); endmodule

我得到了高阻抗的“z”输出。我哪里出错了？

您没有给

assign

语句一个在线路上传播值的机会。首先执行

initial

块。在

$display

之前添加延迟，或改用

$strobe

module hi (
input wire clk,
output wire [6:0] a
);

wire [7:0] b; 
assign b= 8'd24;
assign a[6:0]   = b[7:1];

initial $display ("%d", a);

endmodule