Verilog二进制加法

在

A

和

B

上进行二进制加法，并将其与正确的进位一起输出。我不知道如何实现进位

module addop(C , O , A , B);
   input [3:0] A;
   input [3:0] B;
   output [3:0] O;
   output       C;

   assign C1 = A[0] + B[0];
   assign C2 = A[0] + B[1];
endmodule

A

和

B

是4位输入

C

是用于进位的1位输出

module addop(C , O , A , B);
   input [3:0] A;
   input [3:0] B;
   output [3:0] O;
   output       C;

   assign C1 = A[0] + B[0];
   assign C2 = A[0] + B[1];
endmodule

---

您可能希望在此处使用串联运算符

{}

module addop(C, O, A, B);
   input [3:0] A;
   input [3:0] B;
   output [3:0] O;
   output       C;

   assign {C, O} = A + B;
endmodule

您的合成工具将负责转换它们 进入逻辑门

请参阅与连接相关的问题：