System verilog 如何为系统verilog生成CTAG？_System Verilog_Ctags_Exuberant Ctags

System verilog 如何为系统verilog生成CTAG？

system-verilog

System verilog 如何为系统verilog生成CTAG？,system-verilog,ctags,exuberant-ctags,System Verilog,Ctags,Exuberant Ctags,我想为system verilog生成标记文件我发现这非常有用，并且我能够生成UVM标记文件但我的问题是关于SV的。由于没有单独的sv文件，该语言是构建在编译器本身中的，我如何为它创建标记文件提前谢谢您提供的链接有什么问题？这里还有一些其他的要改进对SystemVerilog的支持，您可以尝试，其中Verilog解析器经过改进，也支持SystemVerilog 我还建议您使用它，它还包括一些基本的全向完成免责声明：大部分是我的作品。您的里程可能会有所不同，但请随时报告问题并要求改进

我想为system verilog生成

标记

文件

我发现这非常有用，并且我能够生成UVM标记文件

但我的问题是关于SV的。由于没有单独的sv文件，该语言是构建在编译器本身中的，我如何为它创建标记文件

提前谢谢

您提供的链接有什么问题？这里还有一些其他的

要改进对SystemVerilog的支持，您可以尝试，其中Verilog解析器经过改进，也支持SystemVerilog

我还建议您使用它，它还包括一些基本的全向完成

免责声明：大部分是我的作品。您的里程可能会有所不同，但请随时报告问题并要求改进。

这有助于生成uvm标记，因为uvm库以.svh/.sv文件的形式存在，CTAG可以解析它。我在问如何为本机sv创建标记，因为我没有.sv/.svh文件，它们是内置在编译器本身中的。我不明白“内置在编译器本身中”是什么意思Dave，我的意思是sv语言是编译器的一部分。系统verilog没有单独的.sv/.svh，正如我们对UVM所做的那样。我正在寻找的是一种为sv lrm本身生成标记的方法。我认为他们正在寻找语言构造的自动提示，而不仅仅是源代码中的寄存器和模块等符号，这正是ctags提供的。我想他们实际上想要一个类似SystemVerilog语言服务器协议的东西？也许我要找的不完全是标签，假设我的代码中有一个队列，我想要一个能够识别这个队列并为我提供访问方法的东西。