Verilog 在赋值中与有符号表达式一起使用的无符号表达式
我在verilog中有以下代码:Verilog 在赋值中与有符号表达式一起使用的无符号表达式,verilog,system-verilog,Verilog,System Verilog,我在verilog中有以下代码: reg [5:0] a; reg [5:0] shift_amt; reg [63:0] mysig; assign shift_amt = (a + 1) & 6'h3f; assign mysig = 1 << shift_amt; reg[5:0]a; 登记[5:0]班次金额; reg[63:0]mysig; 分配班次金额=(a+1)和6'h3f; assign mysig=1数字文本1隐式地是一个有符号的32位值。作为一种习惯,你
reg [5:0] a;
reg [5:0] shift_amt;
reg [63:0] mysig;
assign shift_amt = (a + 1) & 6'h3f;
assign mysig = 1 << shift_amt;
reg[5:0]a;
登记[5:0]班次金额;
reg[63:0]mysig;
分配班次金额=(a+1)和6'h3f;
assign mysig=1数字文本1
隐式地是一个有符号的32位值。作为一种习惯,你应该这样写
assign mysig = 64'b1 << shift_amt;
assign mysig=64'b1