System verilog 枚举变量的可选随机化_System Verilog_Verification_Questasim

System verilog 枚举变量的可选随机化

system-verilog

System verilog 枚举变量的可选随机化,system-verilog,verification,questasim,System Verilog,Verification,Questasim,我正在使用Systemverilog编写一个测试台，我希望在每个测试中可以自由选择随机化一些变量或指定它们的值（从.do文件或命令行）。Systemverilog中是否有任何选项可以执行此操作？声明一个变量，并使用$uradom或$uradom\u range生成随机值。要从命令行传递值时，可以使用$value$plusargs 阅读LRM的第21章（输入/输出系统任务）以查找示例。您可以做很多事情，但最简单的是将+some_variable=value放在命令行上，然后放在代码中 if (!$

我正在使用Systemverilog编写一个测试台，我希望在每个测试中可以自由选择随机化一些变量或指定它们的值（从.do文件或命令行）。Systemverilog中是否有任何选项可以执行此操作？

声明一个变量，并使用

$uradom

或

$uradom\u range

生成随机值。要从命令行传递值时，可以使用

$value$plusargs

阅读LRM的第21章（输入/输出系统任务）以查找示例。

您可以做很多事情，但最简单的是将

+some_variable=value

放在命令行上，然后放在代码中

if (!$value$plusargs("some_variable=%0d",some_variable)
   some_variable = $urandom;