Verilog 始终@（posedge clk）未按预期触发

始终块不会连续触发

always@(posedge clk) begin
    for (int i=1;i<=32;i=i+1) begin
       clk_a=i;
       #0.3215
    end
    for (int j=31;j>=0;j=j-1) begin
       clk_a=j;
       #0.3215
    end
    clk_a=0;
    end

始终@（posedge clk）开始
对于（int i=1；i=0；j=j-1）开始
clk_a=j；
#0.3215
结束
clk_a=0；
结束

在第5时钟中，第7和第9时钟的“始终块”未触发| | y，并且该行为通过模拟随机发生。

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我假设您的时间精度足够小，因此

0.3215

不会四舍五入到

0.322

。另外，我假设您的两个

for

循环中有输入错误

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第一个循环：

i1/您的时钟频率是多少。2/你的“时间刻度”设置为多少？是的，是打字错误。我对上述内容进行了更改code@Rahul，那么第一个循环呢？时钟的频率是多少？嗨，戴夫，时钟的频率是可变的，我现在一直保持一个常量，这个常量是。。。。？我的回答对你有意义吗？是的，戴夫，谢谢
initial @(posedge clk) 
  forever begin
    for (int i=0;i<32;i++) begin
       clk_a=i;
       #0.3215
    end
    for (int j=31;j>=0;j--) begin
       clk_a=j;
       #0.3215
    end
    clk_a=0;
  end