意外'；X'；verilog门级仿真中的复位值
我在合成后运行verilog网表的门级模拟，以进行功能验证。但是，当模拟开始时重置值应为“0”时，重置值为“X”。从图中我们可以看到输入dsc_reset_b_r为0，但是在连接到逆变器后，该值变为“X”，这是不期望的。对于相同的设计和测试平台，rtl模拟工作完全正常 什么会导致重置的“X”？意外'；X'；verilog门级仿真中的复位值,verilog,reset,Verilog,Reset,我在合成后运行verilog网表的门级模拟，以进行功能验证。但是，当模拟开始时重置值应为“0”时，重置值为“X”。从图中我们可以看到输入dsc_reset_b_r为0，但是在连接到逆变器后，该值变为“X”，这是不期望的。对于相同的设计和测试平台，rtl模拟工作完全正常 什么会导致重置的“X”？ 没有其他来源驱动dsc\u reset\u b。我只是通过更改合成脚本意外地修复了这个问题，但不确定是哪个命令导致了这个问题 您需要为复位信号和逆变器提供verilog代码。否则，就无法猜测您的模型中发生
没有其他来源驱动dsc\u reset\u b。我只是通过更改合成脚本意外地修复了这个问题，但不确定是哪个命令导致了这个问题 您需要为复位信号和逆变器提供verilog代码。否则，就无法猜测您的模型中发生了什么。是否还有其他因素在驱动dsc_reset_b？