verilog中的常量值如何在verilog中调用常量值进行加法，例如，如果我定义一个值a=64'h000000000000001；稍后使用它添加我应该如何在verilog中定义。_Verilog_Constants_System Verilog_Compile Time Constant

verilog中的常量值如何在verilog中调用常量值进行加法，例如，如果我定义一个值a=64'h000000000000001；稍后使用它添加我应该如何在verilog中定义。

verilog system-verilog

verilog中的常量值如何在verilog中调用常量值进行加法，例如，如果我定义一个值a=64'h000000000000001；稍后使用它添加我应该如何在verilog中定义。,verilog,constants,system-verilog,compile-time-constant,Verilog,Constants,System Verilog,Compile Time Constant,在SystemVerilog中，建议您将所有常量放在一个全局包中，并在需要时导入该包 package globals; parameter A=64'h000000000000001; endpackage 它是可合成的，我可以这样分配。在任何数组中，a[0]，a[1]……是的，它是可合成的。必须初始化单个赋值的参数，但右侧可以是用于分隔单个元素的串联参数位[63:0]A={1'b1，1'b0，…）；

在SystemVerilog中，建议您将所有常量放在一个全局包中，并在需要时导入该包

package globals;

  parameter A=64'h000000000000001;

endpackage

它是可合成的，我可以这样分配。在任何数组中，a[0]，a[1]……是的，它是可合成的。必须初始化单个赋值的参数，但右侧可以是用于分隔单个元素的串联<代码>参数位[63:0]A={1'b1，1'b0，…）；