使用iverilog进行语法检查

我想运行iverilog只是为了检查文件中的语法。我不希望它实际编译任何东西，因为我正在处理一个大型的代码库，不希望查找和“包含”所有包含的文件

`include "header.vh"   // not a file in current dir so iverilog can't find it

module test;
input a;
input b;
output c;

assign c = a & b   // missed a semicolon - wanna use iverilog to tell me this

assign d = a + XMR.TO.ANOTHER.MODULE.d;    // Want iverilog to ignore the XMR and move on since there's no syntax issue here

// no endmodule - should also be reported by iverilog

我试过的命令：

iverilog-t空壁测试.v

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请帮我找到解决办法。。。即使你能给我指出一个不同的工具，那也太好了。

你应该只使用

`include

来包含编译下面代码所需的文件。Verilog不要求先编译交叉引用的模块

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相反，给编译器一个要编译的文件列表。然后，您应该能够使用任何工具只编译其中一个文件，并获取正在搜索的语法错误。

您应该只使用

`include

来包含编译下面代码所需的文件。Verilog不要求先编译交叉引用的模块

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相反，给编译器一个要编译的文件列表。然后，您应该能够使用任何工具只编译其中一个文件，并获得正在搜索的语法错误。

iverilog告诉您了什么？怎么了？艾维洛格跟你说了什么？怎么了？