Fatal编程技术网
  • verilog/
  • Verilog 初始可在ASIC中合成吗？

Verilog 初始可在ASIC中合成吗？

verilog

Verilog 初始可在ASIC中合成吗？,verilog,synthesis,Verilog,Synthesis,我还没有试着综合自己，但如果有人能帮我快速给出答案，我将不胜感激 对于常规RAM，我看到人们在Verilog中这样做，但我被告知Synopsys Design Compiler中无法合成initial，我想知道不同工具之间是否存在差异。或者，这仅适用于内存初始化 initial begin for (count=0;count<2048;count=count+1) RAM[count]=0; end 初始开始 对于（count=0；countNo），它只能用于模拟目的。Syno

我还没有试着综合自己，但如果有人能帮我快速给出答案，我将不胜感激

对于常规RAM，我看到人们在Verilog中这样做，但我被告知Synopsys Design Compiler中无法合成initial，我想知道不同工具之间是否存在差异。或者，这仅适用于内存初始化

initial begin
    for (count=0;count<2048;count=count+1) RAM[count]=0;
end

初始开始

对于（count=0；countNo），它只能用于模拟目的。Synopsys Design Compiler不会合成
initial
块，而是抛出以下警告

初始块中的语句将被忽略


除了使用
initial
块，还可以通过使用
始终
过程块中的
重置
条件来初始化内存。@Sharvill111我可以通过重置来驻留for循环吗？是，只要
for
循环终止条件是固定的。如果您使用的是SystemVerilog，那么还可以使用默认数组分配
{默认值：'0}
。