如何将Verilog（.v）项目转换为EDIF（.edf）格式？

我有非常差的verilog知识，但我需要转换verilog项目，包含一些.v文件和文件夹与.v文件到一个大的EDIF文件打包。 有什么简单的方法可以做到这一点吗？ 我找到了iverilog工具，但不知道如何一次转换所有带有子文件夹的项目。 谢谢大家!

• EDIF（电子设计交换格式）是一种供应商中立的格式，用于存储电子网络表和示意图

• Verilog是一种硬件描述语言，它可以在更高的抽象行为级别上描述硬件

因此，至少在一般情况下，这两者是不相容的。因此，一般来说，您需要将Verilog转换为门级，以便它适合EDIF。将Verilog转换为门级的工具是逻辑合成器，大多数（如果不是全部的话）逻辑合成器将能够将您的网络列表作为EDIF文件输出

所以

• 如果您的Verilog尚未达到门级，则需要一个逻辑合成器。如果你在做FPGA设计，那将是你的FPGA工具：Quartus、Vivado等

• 如果您的Verilog已经是门级的，那么可能还有其他更基本的工具可以从一个转换到另一个；我不知道。但是，如果您的Verilog已经是门级的，逻辑合成器也可以进行转换

• EDIF（电子设计交换格式）是一种供应商中立的格式，用于存储电子网络表和示意图

• Verilog是一种硬件描述语言，它可以在更高的抽象行为级别上描述硬件

因此，至少在一般情况下，这两者是不相容的。因此，一般来说，您需要将Verilog转换为门级，以便它适合EDIF。将Verilog转换为门级的工具是逻辑合成器，大多数（如果不是全部的话）逻辑合成器将能够将您的网络列表作为EDIF文件输出
所以
• 如果您的Verilog尚未达到门级，则需要一个逻辑合成器。如果你在做FPGA设计，那将是你的FPGA工具：Quartus、Vivado等

• 如果您的Verilog已经是门级的，那么可能还有其他更基本的工具可以从一个转换到另一个；我不知道。但是，如果您的Verilog已经是门级的，逻辑合成器也可以进行转换