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Verilog 为什么这个表达式（-4==4'；bzzzz）或（-4'；sd4==4'；bzzzz）返回'；0'；而不是未知的'；x'；？

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Verilog 为什么这个表达式（-4==4'；bzzzz）或（-4'；sd4==4'；bzzzz）返回'；0'；而不是未知的'；x'；？,verilog,system-verilog,Verilog,System Verilog,为什么此表达式（-4==4'bzzzz）返回“0”而不是未知的“x”？ 以下是链接： 您正在比较c==zc是一个32位有符号变量，z是一个4位无符号网络，0扩展到32位。由于比较的高位不同，因此等式显然是错误的

为什么此表达式（-4==4'bzzzz）返回“0”而不是未知的“x”？ 以下是链接：
您正在比较
c==z
c
是一个32位有符号变量，
z
是一个4位无符号网络，0扩展到32位。由于比较的高位不同，因此等式显然是错误的