Verilog 什么是常见的后缀和前缀代码准则？_Verilog_System Verilog

Verilog 什么是常见的后缀和前缀代码准则？

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SystemVerilog代码中使用的一些常用后缀和前缀是什么？我指的是SystemVerilog元素（如变量、参数、类等）的代码指南

以下是我知道的一些：

前缀：

```
m
```
-成员（该类别）
```
cg
```
-封面组名称

后缀：

```
\u如果
```
-接口
```
\t
```
-typedef
```
\u s
```
-struct
```
\u
```
-联合
```
\u e
```
-枚举
```
\u h
```
-变量名，是类的引用（句柄）
```
\u包装
```
-包装
```
\u c
```
-类或约束（选择一个并随它一起走）
```
\u cb
```
-计时
```
\u mp
```
-modport
```
\u cg
```
-covergroup（这个可以是前缀或后缀）

其他语言中的常量等参数应保持大写。其他一切都是小写的。使用uu作为分隔符，避免使用大小写

对于RTL后缀

_n for active low signals.
_a for asynchronous signals.

rst_an implies active low asynchronous reset.

这些是我遇到的最常见的问题，为了创建最佳答案，如果您喜欢，请将其包含在其他答案中，或者编辑此答案以添加更多内容。

对于RTL后缀，我将其视为“n”的替代方案_i和o在输入和输出时出现，尽管这使得自动连接脚本更难执行其工作

对于前缀，src_dst_signal_name（其中src和dst是模块的短名称）是一种常用方法

最重要的是，并不是每个人都遵循这些（或任何）惯例，我的一个更令人尴尬的错误是一个芯片，其中接口无法工作，因为输入信号处于低电平，但没有后缀