System verilog 如何在任务或函数中转储信号_System Verilog

System verilog 如何在任务或函数中转储信号

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System verilog 如何在任务或函数中转储信号,system-verilog,System Verilog,我试图在vcs命令行中使用debug\u access=all，但似乎仍然无法转储任务（）中声明的信号。是否需要使用任何参数？好的，工具还不允许您使用自动生存期转储变量。这是因为它们存在又存在。此外，由于线程或递归的重入行为，同一命名变量可能有多个实例如果这些信号位于类方法内部，则可以将它们移到外部并使其成为类成员。否则，只要不存在重入行为，就应该能够将它们声明为静态变量 AFAIK，工具还不允许您使用自动生存期转储变量。这是因为它们存在又存在。此外，由于线程或递归的重入行为，同一命名变量可能

我试图在vcs命令行中使用

debug\u access=all

，但似乎仍然无法转储

任务（）中声明的信号。是否需要使用任何参数？
好的，工具还不允许您使用自动生存期转储变量。这是因为它们存在又存在。此外，由于线程或递归的重入行为，同一命名变量可能有多个实例
如果这些信号位于类方法内部，则可以将它们移到外部并使其成为类成员。否则，只要不存在重入行为，就应该能够将它们声明为静态变量
 AFAIK，工具还不允许您使用自动生存期转储变量。这是因为它们存在又存在。此外，由于线程或递归的重入行为，同一命名变量可能有多个实例
如果这些信号位于类方法内部，则可以将它们移到外部并使其成为类成员。否则，只要不存在重入行为，就应该能够将它们声明为静态变量
 dave_59是正确的，没有办法做到这一点。对于任务，您至少可以驱动任务中其他位置声明的信号。你就能监控这些信号。函数我认为这不可能从函数内部修改外部信号。必须为函数声明所有输入/输出。
dave_59是正确的，没有办法做到这一点。对于任务，您至少可以驱动任务中其他位置声明的信号。你就能监控这些信号。函数我认为这不可能从函数内部修改外部信号。必须为函数声明所有输入/输出。
谢谢Dave。我会尽力的谢谢戴夫。我会尽力做到的谢谢Russell的解释关于函数的陈述是不正确的。这就是为什么总是\u comb
块查看函数的内容以确定灵敏度。感谢Russell的解释关于函数的陈述是不正确的。这就是为什么总是\u comb
块查看函数的内容以确定灵敏度。应该是+
（不是=
）即debug\u access+all应该是+
（不是=
）即debug\u access+all