Verilog verlog中的条件表达式_Verilog_System Verilog_Vivado

Verilog verlog中的条件表达式

verilog system-verilog

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我想知道VIVADO中的合成器如何理解verlig中的条件运算符。像：A=X这样的表达式？Y:-Y将包含任何乘数，因为第二个分支中有负号。它是先做（-1）*Y的乘法，还是在硬件中根本不使用任何乘法器

问候,，

Jet

不，它不会使用任何乘数。您将得到以下结构：

如您所见，只使用了一个多路复用器和一个加法器（以实现两个补码）。

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如您所见，只使用了一个mux和一个加法器（以实现两个的补码）