Verilog算术逻辑单元（ALU）编译错误

我得到一个编译错误，如下所示：

错误（10663）：jdb_Blogic_v.v处的Verilog HDL端口连接错误（7）： 输出或输入端口“f”必须连接到结构网络 表情

我用错误注释了这行。我怎么修理它

我还包括mux2to1函数代码

module jdb_Blogic_v (FS2_in, FS1_in, B_in, Y_out);

input FS2_in, FS1_in;
input [3:0] B_in;
output reg [3:0] Y_out;

jdb_mux2to1_v stage0 (B_in[0], FS1_in, FS2_in, Y_out[0]); //ERROR IS HERE ACCORDING TO COMPILER
jdb_mux2to1_v stage1 (B_in[1], FS1_in, FS2_in, Y_out[1]);
jdb_mux2to1_v stage2 (B_in[2], FS1_in, FS2_in, Y_out[2]);
jdb_mux2to1_v stage3 (B_in[3], FS1_in, FS2_in, Y_out[3]);

endmodule



module jdb_mux2to1_v (s, x1, x2, f);

input x1, x2, s;
output f;
wire    k, g, h;

not (k, s);
and (g, k, x1);
and (h, s, x2);
or (f, g, h);

endmodule

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将

Y\u out

的声明从

output reg[3:0]

更改为仅

output[3:0]

。这将把它从

reg

更改为

wire

reg只能从过程语句（如always块）中分配给