Verilog 在测试台上显示信号名称/文字_Verilog

Verilog 在测试台上显示信号名称/文字

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Verilog 在测试台上显示信号名称/文字,verilog,Verilog,是否可以在Verilog中引用/显示信号的名称/文字这将是在Verilog测试台上创建通用信号检查功能的有用功能我知道%m将在使用$display（）时打印信号的范围。是否有显示信号名称的等效程序？在Verilog中，唯一的方法是使用PLI/VPI编写C代码在SystemVerilog中，可以使用引用宏 `define QUOTE(q) `"q`" `define DISPLAY(me) $display("Signal %s is %h",`QUOTE(me), me) `DISPLA

是否可以在Verilog中引用/显示信号的名称/文字

这将是在Verilog测试台上创建通用信号检查功能的有用功能

我知道%m将在使用$display（）时打印信号的范围。是否有显示信号名称的等效程序？

在Verilog中，唯一的方法是使用PLI/VPI编写C代码

在SystemVerilog中，可以使用引用宏

`define QUOTE(q) `"q`"
`define DISPLAY(me) $display("Signal %s is %h",`QUOTE(me), me)

`DISPLAY(my_signal);

在Verilog中，唯一的方法是使用PLI/VPI编写C代码

在SystemVerilog中，可以使用引用宏

`define QUOTE(q) `"q`"
`define DISPLAY(me) $display("Signal %s is %h",`QUOTE(me), me)

`DISPLAY(my_signal);