Verilog测试台比较

我有五个电路模拟和一些测试的结果，结果将记录在故障表中

现在，我必须将新电路生成的值与上述电路模拟中已有的值进行比较。我这样做是为了知道我的新电路属于哪种故障类别

我如何将以前模拟的值存储在测试台上，如何将新值与以前存储在同一测试台上的结果以及与之匹配的故障类别进行比较我必须打印该故障类别

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因此，基本上我想知道如何进行比较。

一种简单的方法是将感兴趣的值转储到文本文件中。您可以在每一行上打上时间戳（或打印时钟周期号）。一个简单的diff、perl脚本或程序，如meld和，可以用来比较这两个文件，并找出值在什么时间或在什么时钟周期上不同。

是否同时运行这两个文件？或者运行一个，然后再运行另一个？如果答案是#1，您可以将它们存储在您创建的某个共享变量或对象中。如果答案是#2，则必须使用文件。