如何在verilog/system verilog中列出所有模块/子模块的层次结构？
我想查看verilog/system verilog编译中所有模块/子模块/实例的列表；可能吗？我知道我可以在$display中显示%m，它将显示该特定实例的层次结构。我想得到一个类似的列表，但所有的模块和实例，我可以用于以后的后处理。此信息是否依赖于EDA工具如何在verilog/system verilog中列出所有模块/子模块的层次结构？,verilog,system-verilog,iverilog,Verilog,System Verilog,Iverilog,我想查看verilog/system verilog编译中所有模块/子模块/实例的列表；可能吗？我知道我可以在$display中显示%m，它将显示该特定实例的层次结构。我想得到一个类似的列表，但所有的模块和实例，我可以用于以后的后处理。此信息是否依赖于EDA工具 提前感谢：）大多数模拟工具都会通过某种报告或创建简单的Tcl脚本来提供相关命令 您还可以使用SystemVerilog的VPI或DPI/VPI组合来实现这一点，这样它就不会依赖于工具。请参阅我2016年的DVCon论文：您可以创建一个V
提前感谢：）大多数模拟工具都会通过某种报告或创建简单的Tcl脚本来提供相关命令
您还可以使用SystemVerilog的VPI或DPI/VPI组合来实现这一点，这样它就不会依赖于工具。请参阅我2016年的DVCon论文：您可以创建一个VPI应用程序来执行此操作。您知道questa/modelsim的命令吗？现在我看到了这个问题。。。我需要知道。
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