Verilog “意外”；完"；及；endmodule"；在试验台上？

我正在做一个Verilog项目，我需要找到4位二进制数的9的补码。我写了一个我认为应该可以工作的模块，但我在测试台上遇到了一个奇怪的错误：

module test_nine();

reg [3:0] A; //inputs

wire w,x,y,z; //outputs

integer loop_counter; //for loop counter

NinesComplement nc0(A[0],A[1],A[2],A[3],w,x,y,z);

initial
  begin

  for(loop_counter=0; loop_counter<16; loop_counter=loop_counter+1)
  begin
  #8 A=loop_counter;
  end

  #8 $finish()
  end
endmodule

---

每个语句都需要以分号结尾。在

$finish

之后添加一个：

  #8 $finish();

  #8 $finish();