二维阵列是否可以在verilog中合成_Verilog

二维阵列是否可以在verilog中合成

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二维阵列是否可以在verilog中合成,verilog,Verilog,内存始终为1D，因此在模拟中运行良好的2D或3D阵列也会在verilog中合成？（字长为8位）这取决于合成工具和您尝试执行的操作。支持使用我以前使用过的所有合成器从2D阵列推断RAM结构。可能不支持做任何更有异国情调的事情。将合成具有这样的2D阵列的模块 reg [DATA_WIDTH-1:0] mem [0:DEPTH-1]; // memory array. always @(posedge clk) if (we) mem[addr] reg[DATA_WID

内存始终为1D，因此在模拟中运行良好的2D或3D阵列也会在verilog中合成？（字长为8位）

这取决于合成工具和您尝试执行的操作。支持使用我以前使用过的所有合成器从2D阵列推断RAM结构。可能不支持做任何更有异国情调的事情。将合成具有这样的2D阵列的模块

reg [DATA_WIDTH-1:0] mem [0:DEPTH-1]; // memory array. always @(posedge clk) if (we) mem[addr] reg[DATA_WIDTH-1:0]mem[0:DEPTH-1]；//内存阵列。始终@（posedge clk）如果（我们）成员[地址]