Verilog 为什么这是一个格式错误的声明？_Verilog

Verilog 为什么这是一个格式错误的声明？

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Verilog 为什么这是一个格式错误的声明？,verilog,Verilog,我希望将其设置为“或”t2和t3，并以1ps的延迟将其存储在t1中，但我得到了一个“格式错误的声明”错误。参考IEEE标准1800-2012，第28节。门级和开关级建模，用于实例化具有延迟的门的正确语法。始终块不应以这种方式使用。以下内容将在输出上增加1ps延迟： `timescale 1ps/1ps module test1(output t1, input t2, input t3); always begin #1 or U_t1(t1, t2, t3); en

我希望将其设置为“或”t2和t3，并以1ps的延迟将其存储在t1中，但我得到了一个“格式错误的声明”错误。

参考IEEE标准1800-2012，第28节。门级和开关级建模，用于实例化具有延迟的门的正确语法。

始终

块不应以这种方式使用。以下内容将在输出上增加1ps延迟：

`timescale 1ps/1ps
module test1(output t1, input t2, input t3);
   always begin
        #1 or U_t1(t1, t2, t3);
   end
endmodule

`timescale 1ps/1ps
module test1(output t1, input t2, input t3);
    or #1 U_t1 (t1, t2, t3);
endmodule