Verilog 片上网络在FPGA上的实现

我是verilog的新手。当我在Xilinx 14.3上合成代码时，我收到以下警告

合成单元

相关的源文件是“Router_Debug.v”

警告：Xst:646-已分配信号

，但从未使用过。此未连接的信号将在测试期间被修剪 优化过程

单元

合成

文件：路由器\u Debug.v

module Router_Debug(output wire signed [0:31]out_N,
                    output wire signed [0:7]out_E,
                    output wire signed [0:7]out_W,
                    output wire signed [0:7]out_S,
                    output wire signed [0:7]out_L,
                    input wire signed [0:7]in_N,
                    input wire signed [0:7]in_E,
                    input wire signed [0:7]in_W,
                    input wire signed [0:7]in_S,
                    input wire signed [0:7]in_L,
                    input clk);

    wire signed [0:31]P0_data_out;
    reg signed [0:31]P0_data_in; 

    wire signed [0:31]P1_data_out;
    reg signed [0:31]P1_data_in;

    wire signed[0:31]P2_data_out;
    reg signed[0:31]P2_data_in;

    wire signed[0:31]P3_data_out;
    reg signed[0:31]P3_data_in;

    wire signed[0:31]P4_data_out;
    reg signed[0:31]P4_data_in;

always @ (*)
begin

    P0_data_in[0:7]<=P1_data_out[0:7];
    P0_data_in[8:15]<=P2_data_out[0:7];
    P0_data_in[16:23]<=P3_data_out[0:7];
    P0_data_in[24:31]<=P4_data_out[0:7];

    P1_data_in[0:7]<=P0_data_out[0:7];
    P1_data_in[8:15]<=P2_data_out[8:15];
    P1_data_in[16:23]<=P3_data_out[8:15];
    P1_data_in[24:31]<=P4_data_out[8:15];

    P2_data_in[0:7]<=P0_data_out[8:15];
    P2_data_in[8:15]<=P1_data_out[8:15];
    P2_data_in[16:23]<=P3_data_out[16:23];
    P2_data_in[24:31]<=P4_data_out[16:23];

    P3_data_in[0:31]<=P0_data_out[16:23];
    P3_data_in[8:15]<=P1_data_out[16:23];
    P3_data_in[16:23]<=P2_data_out[16:23];
    P3_data_in[24:31]<=P4_data_out[24:31];

    P4_data_in[0:7]<=P0_data_out[24:31];
    P4_data_in[8:15]<=P1_data_out[24:31];
    P4_data_in[16:23]<=P2_data_out[24:31];
    P4_data_in[24:31]<=P3_data_out[24:31];

end

    Port_Debug P0(P0_data_out,P0_data_in,in_N,out_N,clk,3'd0);//mesh_size,3'd0);
    Port_Debug P1(P1_data_out,P1_data_in,in_W,out_W,clk,3'd1);//mesh_size,3'd1);
    Port_Debug P2(P2_data_out,P2_data_in,in_S,out_S,clk,3'd2);//mesh_size,3'd2);
    Port_Debug P3(P3_data_out,P3_data_in,in_L,out_L,clk,3'd3);//mesh_size,3'd3);
    Port_Debug P4(P4_data_out,P4_data_in,in_E,out_E,clk,3'd4);//mesh_size,3'd4) 

endmodule

module Router\u Debug（输出线签名[0:31]输出），
输出线已签署[0:7]输出，
输出线已签署[0:7]输出，
输出线签名为[0:7]输出，
输出线已签署[0:7]输出，
输入线符号为[0:7]英寸，
输入线符号为[0:7]英寸，
输入线符号为[0:7]英寸W，
输入线符号为[0:7]，单位为，
输入线符号为[0:7]英寸，
输入时钟）；
线签名[0:31]P0\u数据\u输出；
reg签名[0:31]P0\u数据\u输入；
线签名[0:31]P1_数据_输出；
reg已签名[0:31]P1_数据_in；
线签名[0:31]P2_数据_输出；
reg已签名[0:31]P2_数据_in；
导线签署[0:31]P3_数据_输出；
reg已签名[0:31]P3_数据_in；
线签名[0:31]P4_数据_输出；
reg已签名[0:31]P4_数据_in；
始终@（*）
开始
[0:7]中的P0\u data\u我无法处理您的代码，因为：


您的错误消息没有说明哪个信号已优化
我不知道端口调试是做什么的

这里有一个代码错误：

通过在[0:31]中修复此P3_数据，您使用了非阻塞
非常感谢您的老法特