Verilog Xilinx 10.1中的DCM_Verilog

Verilog Xilinx 10.1中的DCM

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Verilog Xilinx 10.1中的DCM,verilog,Verilog,如何在DCM中生成不同的时钟？假设我希望在xilinx 10.1中使用单个数字时钟管理器ip核同时使用20mhz、24mhz、28mhz、32mhz时钟。尝试在xilinx CoreGen应用程序中使用时钟向导尝试在Xilinx CoreGen应用程序中使用时钟向导每个设备系列都可以有不同的DCM实现。因此，你必须进一步考虑：-< /P> 您的目标是哪个Xilinx FPGA 及你输入的时钟频率是多少每个DCM可以提供Clk、Clk 2x、Clk DV（Divde）和Clk Fx（频率

如何在DCM中生成不同的时钟？假设我希望在xilinx 10.1中使用单个数字时钟管理器ip核同时使用20mhz、24mhz、28mhz、32mhz时钟。

尝试在xilinx CoreGen应用程序中使用时钟向导

尝试在Xilinx CoreGen应用程序中使用时钟向导

每个设备系列都可以有不同的DCM实现。因此，你必须进一步考虑：-< /P> 您的目标是哪个Xilinx FPGA

及

你输入的时钟频率是多少

每个DCM可以提供Clk、Clk 2x、Clk DV（Divde）和Clk Fx（频率合成）

您可以为ClkDv指定分割比率（1.5到16）

对于ClkFx，您提供多个（M）和除以（D）值，然后输入时钟速率*M/D

因此，单个DCM无法提供您要求的20mhz、24mhz、28mhz和32mhz时钟

如果您使用提到的时钟向导，那么您可以使用可能的组合。您可以从Xilinx网站下载获得时钟向导。