verilog中去抖动电路的FSM实现（时间刻度错误）

我需要通过Verilog示例解决FPGA原型设计中的一个问题

如果是自动错误或者我做错了什么 当我在vivado上模拟时，我没有发现任何变化

    q_reg <= q_next;    //   ? q_next never initialised ???
   // next-state logic    //  How he wants to set time tick ?
   assign q_next = q_reg + 1;
   // output tick

---

q\u reg
q\u next
不需要初始化，它是从
q\u reg
派生的组合逻辑
q_reg
未显式初始化，因此将采用默认值

FPGA上触发器的默认值为
0
，但对于模拟器，默认值为
X
。造成这种差异的原因是Verilog也用于模拟集成电路（IC）；由于技术节点、制造过程和变化、温度等原因，who触发器的初始值可能是随机的

由于您的目标是FGPA，简单的解决方案是添加行
initial q_reg={N{1'b0}或更改
reg[N-1:0]q_reg
to
reg[N-1:0]q_reg={N{1'b0}
初始化
q_reg
的任何一种方式都会让您进行Verilog模拟和FPGA匹配

顺便说一句：对于作为目标的ASIC，FPGA解决方案将不起作用（ASIC合成器会忽略初始化器）。ASIC解决方案是向分配触发器的always块添加重置条件（同步或异步）。ASIC解决方案确实适用于FPGA，但是FPGA通常具有有限数量（如果有的话）的带异步复位/设置的触发器
您的问题似乎被打断了：“当我在vivado上模拟时，我没有发现任何变化”。你是如何测试这段代码的？您遇到了什么问题或错误？@T.J跟踪格雷格和拉胡梅农响应（@格雷格）尽管复位解决方案是ASIC的首选方式，但计数器（在前几个时钟周期后的最大值）将稳定为随机值，并且在第一次滚动后开始生成规则的m_刻度。这难道不应该足够好吗？因为去Bouncing的主要关注点是获得一个定期的m_滴答声？第一个m_滴答声是可忽略的。@RahulMenon，在这种设计中，浪费10毫秒等待一个常规m_滴答声可能是可以接受的，但这在ASIC设计的总体最佳实践中是一个小例外。对于大多数ASIC设计，10ms是太多的浪费时间。另外，一个典型的ASIC有数百或数千次，有时甚至数百万次的触发器，其中大部分用于控制逻辑。控制中的未知状态可能会产生不可预测的有害行为。在ASIC中，我见过的唯一一个没有异步复位的有意触发器是在高速数据管道中，在那里它保证不会影响控制逻辑。
module db_fsm
   (
    input wire clk, reset,
    input wire sw,
    output reg db
   );

   // symbolic state declaration
   localparam  [2:0]
               zero    = 3'b000,
               wait1_1 = 3'b001,
               wait1_2 = 3'b010,
               wait1_3 = 3'b011,
               one     = 3'b100,
               wait0_1 = 3'b101,
               wait0_2 = 3'b110,
               wait0_3 = 3'b111;

   // number of counter bits (2^N * 20ns = 10ms tick)
   localparam N =19;

   // signal declaration
   reg [N-1:0] q_reg;
   wire [N-1:0] q_next;
   wire m_tick;
   reg [2:0] state_reg, state_next;

   // body

   //=============================================
   // counter to generate 10 ms tick
   //=============================================
   always @(posedge clk)
      q_reg <= q_next;
   // next-state logic
   assign q_next = q_reg + 1;
   // output tick
   assign m_tick = (q_reg==0) ? 1'b1 : 1'b0;

   //=============================================
   // debouncing FSM
   //=============================================
   // state register
    always @(posedge clk, posedge reset)
       if (reset)
          state_reg <= zero;
       else
          state_reg <= state_next;

   // next-state logic and output logic
   always @*
   begin
      state_next = state_reg;  // default state: the same
      db = 1'b0;               // default output: 0
      case (state_reg)
         zero:
            if (sw)
               state_next = wait1_1;
         wait1_1:
            if (~sw)
               state_next = zero;
            else
               if (m_tick)
                  state_next = wait1_2;
         wait1_2:
            if (~sw)
               state_next = zero;
            else
               if (m_tick)
                  state_next = wait1_3;
         wait1_3:
            if (~sw)
               state_next = zero;
            else
               if (m_tick)
                  state_next = one;
         one:
            begin
              db = 1'b1;
              if (~sw)
                 state_next = wait0_1;
            end
         wait0_1:
            begin
               db = 1'b1;
               if (sw)
                  state_next = one;
               else
                 if (m_tick)
                    state_next = wait0_2;
            end
         wait0_2:
            begin
               db = 1'b1;
               if (sw)
                  state_next = one;
               else
                 if (m_tick)
                    state_next = wait0_3;
            end
         wait0_3:
            begin
               db = 1'b1;
               if (sw)
                  state_next = one;
               else
                 if (m_tick)
                    state_next = zero;
            end
         default: state_next = zero;
      endcase
   end

endmodule