Verilog时延计算

我正在为我的项目编写一个非常简单的代码，它所要做的就是计算时间。我有两个开关，A和B。我只想在按下A时开始计时，然后在按下B时停止计时。也许我可以将这段时间存储到一个变量中，然后将Var输出到一个7段！（我只需要定时部分，7段就可以了）

我没有verilog的背景，也不能在网上得到很多帮助，有人能给我一个提示吗

注意：显然，它必须是Verilog格式，并且必须是*.v格式

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谢谢，

首先，我建议您找到一本很好的Verilog指南，看看，您还需要找到一个模拟器来测试您的代码

现在假设您只测量按下按钮之间的时钟周期，您需要在a上启动计数器，在b上停止计数器。可能使用和b来控制FSM，FSM反过来控制计数器

需要注意的是a和b是外部的和异步的，它们需要通过亚稳定触发器来实现。根据机械开关的不同，您可能还需要添加更多的开关

我本来打算添加一些代码，但由于您不了解verilog，因此应该将其分解为比提供完整解决方案小得多的步骤，我觉得这会剥夺您的学习体验

如果你只是想看看Verilog秒表的代码，这似乎是合理的

在学习verilog硬件描述语言时，首先考虑问题以及您试图实现的目标。计数器，状态机。然后继续实现所需功能的基本版本，然后根据需要添加功能

可能是溢出的自由运行计数器。在最大值处停止的自由运行计数器。按下按钮时开始的计数器，按下按钮时开始的计数器，按下另一个按钮时停止的计数器

然后你可以提出更适合网站问答形式的问题。例如，我试图实现一个计数器作为verilog秒表的一部分，我不知道如何暗示x的功能

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尽量不要被语言吓倒，如果可能的话，享受学习新技能的过程。

你知道如何衡量时间吗？我认为计算时钟的边缘，如果你想在几秒钟内把它转回来，你需要知道频率。为什么它必须在Verilog中？网上有很多很多Verilog资源…你为什么不谷歌一下“Verilog秒表”。你为什么要投反对票呢。。无论如何，这是我逻辑课程的CPLD项目！所以必须是VerilogMorgan谢谢Morgan我已经开发了程序的基础端口等等。。我只是不知道如何“启动时钟”，在Atmel或C中，我可以使用内部时钟/计数器，但我不知道如何使用CPLD实现这一点，例如，计算下降沿并使用Freq计算时间。我无法帮助在FPGA/CPLD上生成时钟。我与ASIC一起工作，我只是找了一个人来构建PLL或访问芯片主时钟。@user1622997 Verilog问题在这里是受欢迎的，但对于特定的硬件CPLD问题，您可能会得到更好的回答