Verilog 参数警告:截断了大小为32的值,以匹配目标的大小
我有一个参数如下:Verilog 参数警告:截断了大小为32的值,以匹配目标的大小,verilog,Verilog,我有一个参数如下: parameter PARAM = 7'd69; 当我尝试将该值分配给下面的寄存器时: reg [6:0] r; 像这样: r <= PARAM; r您可以定义如下参数: parameter [6:0]PARAM = 7'd69; 这样你就告诉你的编译器,PARAMsize是7位
parameter PARAM = 7'd69;
当我尝试将该值分配给下面的寄存器时:
reg [6:0] r;
像这样:
r <= PARAM;
r您可以定义如下参数:
parameter [6:0]PARAM = 7'd69;
这样你就告诉你的编译器,PARAM
size是7位