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如何从testbench生成Verilog RTL

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是否有任何工具可以生成经过特定测试台的verilog RTL代码？i、 e.从测试台转到RTL

有没有办法做到这一点。

不，我认为这不存在，我认为这也不是一个好主意，原因如下：

  • Verilog可以用多种方式编写
  • 使用算法无法正确解决计时问题
  • 有时，测试台不能，或者说不可能详尽无遗
    • 可能还有更多

    然而，我认为您正在寻找的（在更一般的意义上）是这样的东西，如果您愿意，您可以从那里用它编写Verilog

    但请不要以这种方式编写VERILOG这不是测试台的用途

    尽量不要自动生成任何代码，除非您正在使用类似的东西

    这没有任何意义，我不明白你在问什么。我在问，如果我们把verilog测试台作为该工具的输入，是否有任何工具可以生成verilog代码？有什么办法吗