Verilog 上升沿检测系统 模块syncrisedgedetect（输入逻辑信号a、rst、clk、输出逻辑信号a）； 逻辑信号1； 始终@（posedge clk或negedge rst） 开始 如果（！rst） 这是一个基本的同步边缘检测电路

在时钟的每个上升沿，

clk

对输入信号

sig_a

进行采样。记录采样值；也就是说，

sig_a_d1

是延迟一个时钟周期的

sig_a

的值

当输入上有上升沿时，输出将转到

1

。分配给

sig_a_risedge

的任务对此负责。它说，“如果当前值为

1

，而上一个时钟周期的值为

0

，则

sig_a

上有一个上升沿。”

请注意，只有当输入信号的频率低于时钟频率时，此功能才能正常工作。如果输入在采样时钟的单个时钟周期内全部进入

0->1->0

，则边缘可能会丢失

module syncrisedgedetect(input logic sig_a, rst,clk,output logic sig_a_risedge);

  logic sig_a_d1;

  always @(posedge clk or negedge rst)
  begin
    if(!rst)
      sig_a_d1<=1'b0;
    else
      sig_a_d1<=sig_a;
  end

  assign sig_a_risedge=sig_a & !sig_a_d1;

endmodule