“什么是？”&引用；在Verilog casez？
我有以下模块：“什么是？”&引用；在Verilog casez？,verilog,synthesis,Verilog,Synthesis,我有以下模块： module bai1c(a, b0, b1, b2, b3, c); input [2:0] a; input [3:0] b0, b1, b2, b3; output reg[3:0] c; always @(a or b0 or b1 or b2 or b3) begin casez(a) 3'b000: c = b0; 3'b001: c = b1;
module bai1c(a, b0, b1, b2, b3, c);
input [2:0] a;
input [3:0] b0, b1, b2, b3;
output reg[3:0] c;
always @(a or b0 or b1 or b2 or b3) begin
casez(a)
3'b000: c = b0;
3'b001: c = b1;
3'b010: c = b2;
3'b011: c = b3;
3'b1??: c = 4'b0000;
endcase
end
endmodule
当条件
3'b1？？？？该电路基本上是一个4:1多路复用器，选择b0、b1、b2、b3中的一个，在
a