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如何在3中添加verilog合成指令？

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例如，我需要确保使用块RAM合成寄存器阵列，然后在Verilog中：

reg [3:0] my_ram [255:0] /* synthesis syn_ramstyle=block_ram */;
如何在凿子中编写类似的代码

非常感谢。

遗憾的是，这目前不受支持。Firrtl repo上存在现有功能请求：。我们希望在不久的将来增加对这方面的支持