Verilog 我正在尝试在ISE中为virtex 6综合任何简单的项目。当我生成合成报告时，没有计算最短周期_Verilog_Fpga_Xilinx_Spartan_Virtex

Verilog 我正在尝试在ISE中为virtex 6综合任何简单的项目。当我生成合成报告时，没有计算最短周期

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Verilog 我正在尝试在ISE中为virtex 6综合任何简单的项目。当我生成合成报告时，没有计算最短周期,verilog,fpga,xilinx,spartan,virtex,Verilog,Fpga,Xilinx,Spartan,Virtex,我正在virtex 6的xilinx 14,1上运行一个项目。我生成了综合报告。查看时，我找不到最短周期。。请帮忙速度等级：-3 最短周期：未找到路径时钟前最小输入到达时间：15.397ns 时钟后所需的最大输出时间：0.562ns 最大组合路径延迟：找不到路径需要自动计算的最大频率。 < P>继续通过PAR，运行“分析POST和路由静态定时”，报告的底部会给出您的PAR设计的最大频率也许可以为时钟添加一个定时约束，以便更好地测量：“用户约束”>>“创建定时约束”，并为时钟添加一些值

我正在virtex 6的xilinx 14,1上运行一个项目。我生成了综合报告。查看时，我找不到最短周期。。请帮忙

速度等级：-3

最短周期：未找到路径

时钟前最小输入到达时间：15.397ns

时钟后所需的最大输出时间：0.562ns

最大组合路径延迟：找不到路径

需要自动计算的最大频率。

< P>继续通过PAR，运行“分析POST和路由静态定时”，报告的底部会给出您的PAR设计的最大频率

也许可以为时钟添加一个定时约束，以便更好地测量：“用户约束”>>“创建定时约束”，并为时钟添加一些值