Verilog timescale是预处理器指令吗？_Verilog - Fatal编程技术网

Warning: file_get_contents(/data/phpspider/zhask/data//catemap/6/eclipse/8.json): failed to open stream: No such file or directory in /data/phpspider/zhask/libs/function.php on line 167

Warning: Invalid argument supplied for foreach() in /data/phpspider/zhask/libs/tag.function.php on line 1116

Notice: Undefined index: in /data/phpspider/zhask/libs/function.php on line 180

Warning: array_chunk() expects parameter 1 to be array, null given in /data/phpspider/zhask/libs/function.php on line 181
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Verilog timescale是预处理器指令吗？

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所有以字符

开头的Verilog代码行似乎都是预处理器指令。然而，

`timescale

可能是个奇怪的例子

`timescale

是预处理器指令吗？如果是，用什么替换它

在Verilog中，反勾号表示编译器指令。在编译Verilog源代码时会对其进行评估
`timescale
为源代码中跟随它的模块设置时间单位和时间精度

`timescale
不像
`define
那样进行文本宏替换
有关更多详细信息，请参考IEEE标准（例如1800-2009）

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