实时或时钟周期中的门和开关延迟语句（Verilog）？_Verilog

实时或时钟周期中的门和开关延迟语句（Verilog）？

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实时或时钟周期中的门和开关延迟语句（Verilog）？,verilog,Verilog,我一直在读一篇文章，有一个关于55-56页的问题。我将拖放以下文本： Gate and Switch delays In real circuits, logic gates have delays associated with them. Verilog provides the mechanism to associate delays with gates. *Rise, fall and Turn-off delays *Minimal, Typical, and Maxim

我一直在读一篇文章，有一个关于55-56页的问题。我将拖放以下文本：

Gate and Switch delays
In real circuits, logic gates have delays associated with them. Verilog provides the
mechanism to associate delays with gates.

  *Rise, fall and Turn-off delays
  *Minimal, Typical, and Maximum delays.

Rise Delay
  The rise delay is ... etc

Min value
  The min value is the minimum delay value that the gate is expected to have.

Typ Value
  ... similar to min value

Max Value
  ... similar to min value

问题:

因此，参考对最小值（以及典型值和最大值）的解释，我们会将最小值设置为时钟周期数（因此为整数值）还是实际值（如10ns）？我能同时做这两件事吗（选择一件或另一件）

谢谢

门和开关延迟是基于时间的，而不是基于周期的。例如，如果您的

时间刻度

设置为

1ns/1ns

，并且您使用

#10

指定延迟，您将获得10ns的延迟。这些延迟对您创建的任何时钟信号一无所知