添加三个输入的verilog代码示意图

下面的verilog代码的示意图是什么样子的

module mystery2(s, c, x, y, z);
  input x, y, z;
  output s, c;
  assign {c, s} = x + y + z;
endmodule

我知道

{c，s}

意味着它们是串联的，这在原理图中是什么样子的？

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x+y+z只是三个输入之间的相加，对吗？我们有一根电线从里面出来？

你可以把

x+y+z

看作是3根1位电线的总和，但总和需要2位。因此，我将考虑<代码> {c，s} /Case> 2个1位线“出来”。

主要问题的答案取决于电路是如何实现的。您的代码有许多可能的示意图表示，因为您已经在高抽象级别描述了数字逻辑函数

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通过您的合成工具运行该代码，并查看生成了哪种类型的门级网表。然后在原理图查看器中查看它。让工具为您完成工作。

我不是让这里的人帮我解决问题，我只是想知道在原理图中add是什么样子的。。。。