Verilog posedge、negedge和event clk之间的区别是什么？

为什么我们在使用的设计中使用

posedge clk

。主要用于触发器的negedge clk。而且，

negedge clk

将提供低功耗

请澄清一件事，即posedge、NEGDEDGE和事件clk触发之间的区别以及背后的内部机制。请给出一些实际使用哪种触发机制的应用程序

让我们举下面的例子

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这两个项目有什么不同？触发时钟到电路是否会发生任何变化？

通常，设计使用上升沿（posedge）。下降边缘（负边缘）用于：

• 多循环路径
• 通用DDR描述
• 其他特殊I/O协议

我认为这是一种刻板印象：
在欧洲，时钟先高后低，而在美国，时钟先低后高

=>这是一个定义时钟的问题

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我不知道使用negedge有任何节能效果。

也许在EE StackExchange上问这个问题会更好？这不是一个编程问题，可能会征求意见。第一段对我来说没有意义。您给出的示例不可合成，因此它们不代表任何电路。这些例子并没有说明问题开始时与posedge和nedge有关的任何内容。我看到Phillipe在EE StackExchange上为一个重复的问题向您灌篮。我们的想法是，在有人提供对您没有帮助的答案之前，在这里撤回问题，以防止问题被撤回。Morgan似乎提出了一个正确的观点，即您的问题似乎与您的示例无关，对于普通读者来说，您的前提“

negedge clk

将提供低功耗”也不明显。在常用的FPGA架构中没有证据表明这一点（您可以用FPGA标签来标记您的问题）。请参阅。“你不会发现这种技术被广泛使用，当然不会。”大卫库茨感谢这些论文。您链接了Microsemi文档，是否有Microsemi FPGA方面的经验？如果是这样的话，我想问一些关于这些FPGA和工具的问题：）（以及我如何私下或通过PM与您联系…？）没有什么是最近的，回到他们是Actel的时候。这主要是为了寻找低功耗FPGA。

initial clk=0;
always
  #5 clk=~clk; //Clock starting from 0

initial clk=1;
always
  #5 clk=~clk;// Clock starting from 1