System verilog Vivado时钟实现错误SystemVerilog_System Verilog_Vivado

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System verilog Vivado时钟实现错误SystemVerilog,system-verilog,vivado,System Verilog,Vivado,我得到以下实现错误。我的设计中没有时钟。我怎样才能解决这个问题实施场所设计 [Place 30-574]IO引脚和BUFG之间的布线放置不当。如果此次优化条件对此设计是可接受的，则可以使用.xdc文件中的CLOCK_Specialized_ROUTE约束将此消息降级为警告。但是，强烈不鼓励使用此覆盖。这些示例可以直接在.xdc文件中使用，以覆盖此时钟规则。 en_IBUF_inst (IBUF.O) is locked to IOB_X0Y11 and en_IBUF_BUFG_inst

我得到以下实现错误。我的设计中没有时钟。我怎样才能解决这个问题

实施场所设计 [Place 30-574]IO引脚和BUFG之间的布线放置不当。如果此次优化条件对此设计是可接受的，则可以使用.xdc文件中的CLOCK_Specialized_ROUTE约束将此消息降级为警告。但是，强烈不鼓励使用此覆盖。这些示例可以直接在.xdc文件中使用，以覆盖此时钟规则。

en_IBUF_inst (IBUF.O) is locked to IOB_X0Y11
 and en_IBUF_BUFG_inst (BUFG.I) is provisionally placed by clockplacer on BUFGCTRL_X0Y0

[Place 30-99]放置器失败，错误为：“IO时钟放置器失败” 请在放置期间查看所有错误、严重警告和警告消息，以了解故障原因

[Common 17-69]命令失败：Placer无法放置所有实例

看起来您正试图将不支持全局时钟的pin用作设计中的时钟。我不确定你所说的“我的设计中没有时钟”是什么意思，请注意，即使你的设计是异步的，我相信Vivado也会使用时钟资源来实现闩锁启用，或者你可能有时钟（例如，任何

始终都有时钟（posedge…

），但没有意识到这一点

您需要为时钟输入使用具有时钟功能的引脚；或者接受可能的问题，例如使用不支持时钟的路由导致的占空比失真，并在xdc文件中使用建议的“set_property”命令抑制错误