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逻辑&&；与按位&；在Verilog中

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逻辑&&；与按位&；在Verilog中,verilog,operator-keyword,logical-operators,Verilog,Operator Keyword,Logical Operators,考虑以下任务 A1=（b[3:0]==c[3:0]&d[3:0]==e[3:0]）？1'b1:1'b0 A2=（b[3:0]==c[3:0]&d[3:0]==e[3:0]）？1'b1:1'b0 这两个作业是等效的，还是根据工具的不同而有所不同？ 是否可能（b[3:0]==c[3:0]）评估为T/F取决于工具是否将T存储为“1”或“0”。等式、关系和逻辑运算符的结果在IEEE 1800-2017 LRM第11.4.4-7节中定义。没有实施差异的余地。真理被定义为1'b1，错误被定义为1'b0 请注

考虑以下任务

A1=（b[3:0]==c[3:0]&d[3:0]==e[3:0]）？1'b1:1'b0

A2=（b[3:0]==c[3:0]&d[3:0]==e[3:0]）？1'b1:1'b0

这两个作业是等效的，还是根据工具的不同而有所不同？
是否可能（b[3:0]==c[3:0]）评估为T/F取决于工具是否将T存储为“1”或“0”。

等式、关系和逻辑运算符的结果在IEEE 1800-2017 LRM第11.4.4-7节中定义。没有实施差异的余地。真理被定义为1'b1，错误被定义为1'b0

请注意，逻辑运算符和按位运算符之间的优先级略有不同，而且在开始处理多位结果时，很容易将它们混淆，因此仅当您打算处理多位结果时才使用按位运算符。

我看不出模拟中有什么不同。但是，有人告诉我，使用A1赋值不能跨合成工具移植。。这是真的吗？