Verilog 在Modelsim模拟中转储vcd文件
我试图在使用modelsim进行模拟时转储vcd文件，但是，我的“dumpVCD.vcd”文件中没有任何内容。我在.do文件中使用的语法如下：Verilog 在Modelsim模拟中转储vcd文件,verilog,system-verilog,modelsim,edaplayground,Verilog,System Verilog,Modelsim,Edaplayground,我试图在使用modelsim进行模拟时转储vcd文件，但是，我的“dumpVCD.vcd”文件中没有任何内容。我在.do文件中使用的语法如下： vcd file dumpVCD.vcd vcd add -r /dff_TB/* 但是dumpVCD.vcd文件没有波形 我已将测试上传到eDa上（） 如果有人能告诉我这有什么问题，我将不胜感激。您需要添加一个运行时优化开关-voptargs=+acc=npr，以保持信号可见性。我将在默认情况下请求启用此功能 您需要添加运行时优化开关-voptar
vcd file dumpVCD.vcd
vcd add -r /dff_TB/*
dumpVCD.vcd如果有人能告诉我这有什么问题，我将不胜感激。您需要添加一个运行时优化开关
-voptargs=+acc=npr-voptargs=+acc=npr