I'；我得到了一个期望的'；endmodule'；Verilog中的错误

我检查了我的代码，没有发现任何错误。以下是具体错误，欢迎任何帮助：错误：hdlcompillers:26-“myGates.v”第33行预期为“endmodule”，发现文件的“input”分析失败

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您正在混合ANSI和非ANSI标题样式。你得选一个

ANSI：自IEEE标准1364-2001起支持（推荐）：

非ANSI：IEEE标准1364-1995和IEEE之前的规定。自IEEE std 1364-2001以来，支持向后可比性

module myGates( // name only here
    sw0, sw1, sw2, sw3, 
    ld0, ld1, ld2, ld3, 
    ld7
  );

  input sw0, sw1, sw2, sw3; // direction & range here
  output ld0, ld1, ld2, ld3;
  output ld7;
  // <- if 'reg' type, then type & range here 

  wire w1, w2; // internal wire/reg

  // your code ...
endmodule

模块myGates（//此处仅提供名称
sw0，sw1，sw2，sw3，
ld0，ld1，ld2，ld3，
ld7
);
输入sw0、sw1、sw2、sw3；//这里的方向和范围
输出ld0、ld1、ld2、ld3；
输出ld7；
//
module myGates( // direction, type, range, and name here
    input sw0, sw1, sw2, sw3, 
    output ld0, ld1, ld2, ld3, 
    output ld7
  );

  wire w1, w2; // internal wire/reg

  // your code ...
endmodule

module myGates( // name only here
    sw0, sw1, sw2, sw3, 
    ld0, ld1, ld2, ld3, 
    ld7
  );

  input sw0, sw1, sw2, sw3; // direction & range here
  output ld0, ld1, ld2, ld3;
  output ld7;
  // <- if 'reg' type, then type & range here 

  wire w1, w2; // internal wire/reg

  // your code ...
endmodule