Verilog 查看波形-有源hdl

我对verilog和activehdl很陌生。我遇到了一个问题，如果有人能就此向我提供建议，我将不胜感激

我在波形查看器上看不到第二层模块的波形。更准确地说，子模块中的信号显示Z或X

请注意，我已经通过工具/首选项/模拟/访问设计对象启用了读/写访问

例如，我正在生成一个clk in tb模块并将其连接到clk_mod，尝试在clk_mod中查看clk，但是对于clk，它仅显示“Z”，对于“I”，仅显示“X”

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我认为您的tb缺少模拟出口。您应该将以下语句添加到

tb

模块中（作为单独的语句）：

这将在第20步完成模拟，如果您使用正确的工具，将为您创建波形

另外，您将

i

声明为一个单位reg，因此不能将'10'放入其中。因此，您的波形应该显示切换时钟和从“x”到“0”的单个“i”事务

我想你应该声明“我”是这样的：

reg [3:0] i;

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我认为您的tb缺少模拟出口。您应该将以下语句添加到

tb

模块中（作为单独的语句）：

这将在第20步完成模拟，如果您使用正确的工具，将为您创建波形

另外，您将

i

声明为一个单位reg，因此不能将'10'放入其中。因此，您的波形应该显示切换时钟和从“x”到“0”的单个“i”事务

我想你应该声明“我”是这样的：

reg [3:0] i;

reg [3:0] i;