仅将ram的一个位置传递给verilog中的另一个模块

我有一个从内存（本例中为测试台）获取指令的获取模块，我只想将ram（测试台）中的一个位置（8位）传递给获取模块。我如何执行实例化

module fetch_tb;

reg clk,rst,wrt,rd;
reg [7:0] addr;
reg [7:0] instr_mem[127:0];
reg PR_in;

wire [7:0] instr_out_fetch;
wire PR_out;

 fetch UUT3(.instr_in_fetch(instr_mem),.addr(addr),.PR_in(PR_in), .PR_out(PR_out),   .clk(clk), .rst(rst));

fetch模块如下所示

module fetch(instr_in_fetch,PR_in,PR_out,clk,rst,instr_out_fetch,addr);

input [7:0] instr_in_fetch;
input clk,rst,rd;
input [7:0] addr;
input PR_in;

output reg PR_out;
output reg [7:0] instr_out_fetch;

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这将传递内存位置0处的8位

 fetch UUT3(.instr_in_fetch(instr_mem[0]),.addr(addr),.PR_in(PR_in), .PR_out(PR_out),   .clk(clk), .rst(rst));

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好的，但是我如何根据地址从测试台传递几个8位数据，因为我输入数据的方式是instr_out_fetch，可能您需要

。instr_in_fetch（instr_mem[addr]）

。我很难用这么少的代码告诉你想要什么。我有点搞不清楚你想做什么。问题标题表示通过一个位置，但您对解决方案的评论要求几个位置。如果你能澄清这个问题，你可以加入你对给定输入的预期输出。