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Verilog 整数和实变量是否在fpga中合成？

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在FPGA中，实数变量和整数变量是否合成。如果是合成的，如何在varilog中使用这些变量。

整数类型是可合成的，但
实数
是不可合成的
real
可在
SystemVerilog
中合成

您可以将其用作任何其他信号：
整数a=0
如何更改整数值？无论是使用always还是任何其他方法，如任何其他类型的信号，都取决于您的要求