如何合成xilinx核心生成器中的verilog核心？

我用coregen开发了一个分隔器芯。以下是我在设计中尝试使用该分隔器的步骤（不确定其是否正确）： 1） 将包装器（core_name.v）、.ngc文件和.veo文件复制到主设计文件夹中 2） 使用veo模板在我的主verilog模块中实例化core：core_name u1（.a（a_p），.b（b_p），.c（c_p），.d（d_p）；每当我需要主verilog模块中的divide函数时 3） `include“core_name.v”

当我进行语法检查时，我得到： “core_name.v”第1行应为“endmodule”，找到“module”

请建议在我的ISE设计中实例化核心并综合它所需的步骤

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多谢各位

我将假设

core\u name.v

是一个完整的模块定义，并且您已经将``include“core\u name.v”

放在另一个模块定义中（即，在

module

和

endmodule

语句之间）。（我这样想是因为verilog解析器希望在一个

模块

之后的某个时间看到一个

endmodule

，而是在

core\u name.v`中看到另一个module

）

尝试将``include`放在模块定义之外，例如

`include "core_name.v"
module toplevel_module ( );

  core_name U0 ( .. );
endmodule

而不是我认为你有：

module toplevel_module ( );
`include "core_name.v"
  core_name U0 ( .. );
endmodule

我将假设
core\u name.v
是一个完整的模块定义，并且您已经将``include“core\u name.v”
放在另一个模块定义中（即，在
module
和
endmodule
语句之间）。（我这样想是因为verilog解析器希望在一个
模块
之后的某个时间看到一个
endmodule
，而是在
core\u name.v`中看到另一个

module

）

尝试将``include`放在模块定义之外，例如

`include "core_name.v"
module toplevel_module ( );

  core_name U0 ( .. );
endmodule

而不是我认为你有：

module toplevel_module ( );
`include "core_name.v"
  core_name U0 ( .. );
endmodule