在verilog中包含一个模块_Verilog

在verilog中包含一个模块

verilog

在verilog中包含一个模块,verilog,Verilog,我想在另一个文件中包含一个verilog模块。如何将其包含在代码中，如何编译代码以包含头文件？它像c语言吗一个基本示例可以将它们都包含在同一个文件中，如所示应自动找到同一文件夹中的所有文件包括它们或下面的示例高级工作流可以包含文件.f，其中列出了verilog或config文件，并指定包含目录包括（3）的示例：文件扩展名.v用于verilog编译，编译器应使用verilog 2005之前的最新标准。.sv扩展是针对SystemVerilog的。它在2009年取代了Verilog。文件

我想在另一个文件中包含一个verilog模块。如何将其包含在代码中，如何编译代码以包含头文件？它像c语言吗

一个基本示例可以将它们都包含在同一个文件中，如所示

应自动找到同一文件夹中的所有文件

包括它们或下面的示例

高级工作流可以包含文件.f，其中列出了verilog或config文件，并指定包含目录

包括（3）的示例：

文件扩展名

.v

用于verilog编译，编译器应使用verilog 2005之前的最新标准。

.sv

扩展是针对SystemVerilog的。它在2009年取代了Verilog。文件扩展名导致编译器切换到SystemVerilog

`include "folder/sub.sv"
module top;
  sub sub_i(
    .a(),
    .b()
    ...