verilog中整数的大小_Verilog_System Verilog

verilog中整数的大小

verilog system-verilog

verilog中整数的大小,verilog,system-verilog,Verilog,System Verilog,我面前的那本书说整数的最小宽度是32。如果我在64位模式下运行模拟工具，您是否希望整数的宽度从32位更改为64位？或者您是否希望在32和64种操作模式之间保持一致 1800-2012 LRM规定整数和int正好是32位。我相信任何支持Verilog和SystemVerilog的工具都会将大小固定在32位。作为一种硬件描述语言，结果必须独立于工具实现。Verilog标准的最早版本没有这一要求 1800-2012 LRM规定整数和int正好是32位。我相信任何支持Verilog和SystemVeri

我面前的那本书说整数的最小宽度是32。如果我在64位模式下运行模拟工具，您是否希望整数的宽度从32位更改为64位？或者您是否希望在32和64种操作模式之间保持一致

1800-2012 LRM规定整数和int正好是32位。我相信任何支持Verilog和SystemVerilog的工具都会将大小固定在32位。作为一种硬件描述语言，结果必须独立于工具实现。Verilog标准的最早版本没有这一要求