System verilog UVM中寄存器模型的用途是什么？_System Verilog_Uvm

System verilog UVM中寄存器模型的用途是什么？

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System verilog UVM中寄存器模型的用途是什么？,system-verilog,uvm,System Verilog,Uvm,在UVM中，测试台对DUT的内部寄存器没有任何可见性。那么，为什么在UVM测试台架构中存在镜像和寄存器模型的创建呢？它有什么用途测试台不会知道任何状态位etc是否在DUT内部更新，因为它只能访问其输入输出端口。DUT可能无法通过端口直接访问内部寄存器，但一些寄存器可以通过接口协议访问。寄存器模型主要用于这些寄存器。但您可以通过后门访问设计中的任何寄存器（但并不总是可取的，因为它需要更多的工作来设置和维护）镜像存储测试台认为是DUT寄存器值的值。执行.mirror（）时，寄存器模型会将寄存器值

在UVM中，测试台对DUT的内部寄存器没有任何可见性。那么，为什么在UVM测试台架构中存在镜像和寄存器模型的创建呢？它有什么用途

测试台不会知道任何状态位etc是否在DUT内部更新，因为它只能访问其输入输出端口。

DUT可能无法通过端口直接访问内部寄存器，但一些寄存器可以通过接口协议访问。寄存器模型主要用于这些寄存器。但您可以通过后门访问设计中的任何寄存器（但并不总是可取的，因为它需要更多的工作来设置和维护）

镜像存储测试台认为是DUT寄存器值的值。执行

.mirror（）

时，寄存器模型会将寄存器值（实际值）与镜像（预期值）进行比较

状态位通常很难预测。为了简化操作，您可以使用

关闭字段（或寄存器）的比较。设置比较（UVM\u NO\u CHECK）

。如果在字段级别禁用检查，则仍将比较同一寄存器中的其他字段

如果您的环境和想要在状态位上进行更复杂的预测/镜像比较，那么您确实可以选择，例如寄存器回调或扩展

uvm\u reg

和

uvm\u reg\u字段

类来覆盖

.predict

和

.mirror

方法。

镜像存储测试台认为是DUT寄存器值的值。执行

.mirror（）

时，寄存器模型会将寄存器值（实际值）与镜像（预期值）进行比较

状态位通常很难预测。为了简化操作，您可以使用

关闭字段（或寄存器）的比较。设置比较（UVM\u NO\u CHECK）

。如果在字段级别禁用检查，则仍将比较同一寄存器中的其他字段

如果您的环境和想要在状态位上进行更复杂的预测/镜像比较，那么您确实可以选择，例如注册回调或扩展

uvm_reg

和

uvm_reg_字段

类来覆盖

。预测

和

镜像

方法。

它为在设计中读取和写入寄存器提供了高级抽象。当寄存器的RTL是从另一个描述编译而来时，这尤其有用。所有地址和位字段都可以替换为人类可读的名称

您的测试可以独立于物理总线接口编写。只需调用读/写方法

镜像寄存器使您可以轻松了解DUT的状态/配置，而无需添加自己的镜像变量集或执行额外的读取操作

UVM-RAL有几个好处

您的测试可以独立于物理总线接口编写。只需调用读/写方法

镜像寄存器使您可以轻松了解DUT的状态/配置，而无需添加自己的镜像变量集或执行额外的读取操作

寄存器模型是表示每个寄存器及其单个字段的类对象的层次数据结构的实体。寄存器模型（或寄存器抽象层）可以是一组类，这些类对DUT内寄存器和存储器的内存映射行为进行建模，以促进刺激生成。我们可以使用RAL模型对设计执行读写操作。它通过在验证环境中制作模型来镜像设计寄存器。通过对寄存器模型应用刺激，实际设计寄存器可以显示刺激所应用的变化

RAL模型的优势来自所提供的高抽象级别。它为寄存器和内存提供后门访问，在UVM验证环境中易于集成。每当执行读或写操作时，RAL模型将自动更新。它支持具有多个物理接口的设计

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谢谢，

Mayank

寄存器模型是一个实体，表示每个寄存器及其单个字段的类对象的层次数据结构。寄存器模型（或寄存器抽象层）可以是一组类，这些类对DUT内寄存器和存储器的内存映射行为进行建模，以促进刺激生成。我们可以使用RAL模型对设计执行读写操作。它通过在验证环境中制作模型来镜像设计寄存器。通过对寄存器模型应用刺激，实际设计寄存器可以显示刺激所应用的变化

有关更多信息，请使用此