System verilog VCS增量精化功能_System Verilog_Synopsys Vcs

System verilog VCS增量精化功能

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System verilog VCS增量精化功能,system-verilog,synopsys-vcs,System Verilog,Synopsys Vcs,有人知道这个功能吗？我遇到过这个术语，不确定这是否与增量编译（见下文）相同 .... 4个模块和0个UDP读取。但是，由于增量编译，只需要编译1个模块。 .... 如果不是这样，是否有专门的开关，或者是否自动工作？这是分区编译流。在细化过程中使用此选项：-partcomp=modautopart 第一次编译需要更长的时间，但后续编译将更快，具体取决于修改的模块/包。增量编译是VCS中的默认模式。VCS将只分析自上次精化以来发生变化的单元，但精化后VCS将重新精化整个设计从VCS用户指南：

有人知道这个功能吗？我遇到过这个术语，不确定这是否与增量编译（见下文）相同

.... 4个模块和0个UDP读取。但是，由于增量编译，只需要编译1个模块。 ....

如果不是这样，是否有专门的开关，或者是否自动工作？

这是分区编译流。在细化过程中使用此选项：-partcomp=modautopart

第一次编译需要更长的时间，但后续编译将更快，具体取决于修改的模块/包。

增量编译是VCS中的默认模式。VCS将只分析自上次精化以来发生变化的单元，但精化后VCS将重新精化整个设计

从VCS用户指南：

在细化过程中，VCS MX构建设计层次结构。默认情况下，当您重新编译设计时，VCS MX仅编译自上次细化以来已更改的设计单元。这称为增量编译。增量编译功能是VCS MX中的默认功能。在以下条件下，它会触发设计单元的重新编译

分区编译是一种不同的VCS功能，VCS预先细化较小的分区，并在最后细化阶段将较小的预先细化分区“组合”为一个分区

.... 4 modules and 0 UDP read. However, due to incremental compilation, only 1 module needs to be compiled. ....