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Verilog调用另一个模块中的多路复用器模块

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Verilog调用另一个模块中的多路复用器模块,verilog,Verilog,我正在尝试使用Verilog构建一个模块，该模块在接近尾端时调用多路复用器（已经设计并在文件中）。但是，当我调用多路复用器并分配其输入时，我会收到一个错误消息： Syntax error near "[". 它引用的行是： .MUX_in[0](inv_ymux), 我正在尝试调用中4位MUX_的第一位（在多路复用器模块中指定）。我这样做对吗？我应该如何分配它 module multiplexer(MUX_in, S_in, MUX_out);

我正在尝试使用Verilog构建一个模块，该模块在接近尾端时调用多路复用器（已经设计并在文件中）。但是，当我调用多路复用器并分配其输入时，我会收到一个错误消息：

    Syntax error near "[".
它引用的行是：

    .MUX_in[0](inv_ymux),
我正在尝试调用中4位
MUX_的第一位（在多路复用器模块中指定）。我这样做对吗？我应该如何分配它


    module multiplexer(MUX_in, S_in, MUX_out);
    input [3:0] MUX_in;
    input [1:0] S_in;
    output MUX_out;

    reg MUX_out;

    always @ (MUX_in or S_in)begin
        case(S_in)
            2'b00: MUX_out = MUX_in[0];
            2'b01: MUX_out = MUX_in[1];
            2'b10: MUX_out = MUX_in[2];
            2'b11: MUX_out = MUX_in[3];
        endcase
    end
    endmodule



上面是多路复用器的模块。
一种方法是在端口连接中连接其他信号。以下内容将[0]
中的
inv\u ymux
连接到
MUX\u：


mux i0 (
    .MUX_in ({3'b000, inv_ymux}),
    // other port connections
);